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可測試性設計

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可測試性設計英語:Design for testing英語:Design for TestabilityDFT)是一種集成電路設計技術。它是一種將特殊結構在設計階段植入電路的方法,以便生產完成後進行測試,確保檢測過後的電子元件沒有功能或製造上的缺陷。

電路測試有時並不容易,電路的許多內部節點訊號在外部難以控制和觀測。通過在半導體製程中添加可測試性設計結構,如掃描鏈等,並利用自動測試裝置執行測試程式,可以在生產完成後立即進行質素檢測。有些特定的裝置會在其最終產品的組件上加上測試功能,在消費者的使用環境下執行時一併測試。測試程式除了會指出錯誤資訊外,還會一併將測試的紀錄檔保留下來,可供設計人員找出缺陷的來源。

更簡單的說,測試程式會對所有的被測裝置輸入測試訊號,並期待它們給出預期的正確回應。如果被測裝置的回應與預期回應一致,則可得知電路正常,否則 即為測試錯誤。

為了方便使用測試程式檢測錯誤,電路設計階段不可忽視可測試性設計。在可測試性設計的規則確認完善下,可以利用自動測試圖樣發生器進行更複雜的測試。

參考文獻[編輯]

延伸閱讀[編輯]

  • Laung-Terng Wang, Cheng-Wen Wu and Xiaoqing Wen. VLSI Test Principles and Architectures: Design for Testability. Morgan Kaufmann. ISBN 978-0123705976. 

相關條目[編輯]